项目编号	907-2007-001
项目名称	集成电路逻辑测试与验证基础技术
完成单位	中国科学院计算技术研究所
完成人员	李晓维 李忠诚 李华伟 韩银和 胡 瑜 徐勇军 吕 涛 李光辉 骆祖莹
项目简介	“集成电路逻辑测试与验证基础技术”属于信息科学领域，测试和设计验证是集成电路领域的关键技术。本项目在国家自然科学基金5个项目（69306005;69703001;69976002;60242001;90207002）的资助下，研究数字集成电路逻辑测试与设计验证基础技术，主要科学发现与创新点为： [代表性成果1]提出了精简故障集的时延测试方法，包括不可测故障识别方法、可变双观测点的时延测试方法、精确串扰源通路时延故障模型和测试生成方法。首次将时延参数引入串扰故障模型，实现了全电路串扰时延效应分析和测试生成。 [代表性成果2] 在测试响应压缩方面，发现了时序压缩序列和矩阵二维空间变换之间的满射关系，建立了对测试响应进行时序压缩的理论分析方法，首次证明了卷积编码压缩电路的特性，拓展了内建自测试的基础理论。在测试激励压缩方面，提出了扫描切片重叠概念, 提出了并行外壳设计方法, 在保证高测试压缩率的同时极大地降低了测试功耗。 [代表性成果3] 在模拟验证方面，提出了基于流分析技术的考虑可观测性的覆盖评估准则及其评估算法，以及针对可观测性语句覆盖准则的激励自动生成算法；在形式验证方面，提出了基于增量可满足性的组合等价性检验方法，以及在局部预先赋值的优化方案下的极小布尔不可满足子式提取算法。 [代表性成果4] 对CMOS电路功耗分析进行精确建模，提出了多种快速功耗分析方法，首次证明了无时延测试功耗与实际测试功耗之间的单调对应关系，进而提出了多种高效的测试功耗优化方法。 本项研究发表的学术论文被SCI收录23篇、EI收录86篇；授权发明专利8件。论文被他人引用100余次、5篇被收入测试领域专著；国际知名学者K.T.Chen, H.Fujiwara等均在论文中引用了我们的论文，对本项目的科学发现和提出的新方法作出较高评价。部分成果已成功应用于龙芯2号增强型处理器芯片（4700万晶体管）的可测试性设计和测试。
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